Contention on 2nd Level Cache May Limit the Effectiveness of Simultaneous Multithreading

Simultaneous multithreading (SMT) is an interesting way of maximizing performance by enhancing processor utilization. We investigate issues involving the behavior of the memory hierarchy with SMT. First, we show that ignoring L2 cache contention leads to strongly overestimate the performance one can expect and may lead to incorrect conclusions. We then explore the impact of various memory hierarchy parameters. We show that the number of supported threads has to be setup according to the cache size, that the L1 caches have to be associative and small blocks have to be used. Then, the hardware constraints put on the design of memory hierarchies should limit the interest of SMT to a few threads. Les travaux de S ebastien Hily sont en partie nanc es par la r egion Bretagne La contention sur le second niveau de cache pourrait limiter l'eecacit e du multiiot simultan e R esum e : Le multiiot simultan e (SMT) est une voie int eressante pour augmenter les performances des microprocesseurs en am eliorant leur utilisation. Dans cette etude, nous evaluons le comportement de la hi erarchie m emoire plac ee dans une architecture supportant le multiiot simultan e. D'abord, nous montrons qu'ignorer la contention sur le cache de second niveau (ou la m emoire) am ene a largement surestimer les performances que l'on peut attendre et peut conduire a des conclusions fausses. Nous explorons ensuite l'impact de dii erents param etres de la hi erarchie m emoire. Nous montrons que le nombre de ots support e doit ^ etre en accord avec la taille des caches, que les caches de premier niveau doivent ^ etre associatifs et que les lignes de caches doivent ^ etres petites. Alors, les contraintes mat erielles impliqu ees par la mise en uvre d'une hi erarchie m e-moire devraient limiter l'int er^ et du multiiot simultan e a quelques ots.